Вычислительные машины, сети. Лекционный курс. Практические занятия. Тестовые задания

Е.Г. Трофимов 

ВЫЧИСЛИТЕЛЬНЫЕ МАШИНЫ, СЕТИ

ЛЕКЦИОННЫЙ КУРС  
ПРАКТИЧЕСКИЕ ЗАНЯТИЯ
  ТЕСТОВЫЕ ЗАДАНИЯ 

Учебно-методическое пособие 

2-е издание, стереотипное

Москва 
Издательство «ФЛИНТА» 
2017 

УДК 004.7
ББК  32.971.3

Т76

Т76

 Трофимов Е.Г. 
  Вычислительные машины, сети. Лекционный курс. Практические 
занятия. Тестовые задания. [Электронный ресурс] : учебнометодическое пособие / Е.Г. Трофимов. — 2-е изд., стер. — М. : 
ФЛИНТА, 2017. — 385 с. 

ISBN 978-5-9765-3734-7 

Учебно-методическое 
пособие 
посвящено 
организации 
и 

проведению лабораторных работ по курсу «Вычислительные машины, 
сети» 
студентами 
гуманитарных 
направлений. 
Может 
быть 

использовано для заочной формы обучения, поскольку включает 
теоретический материал и рекомендации по работе с лабораторной 
установкой, тестовые задания. Учебный материал, предоставленный в 
издании, соответствует стандартам.

УДК 004.7
ББК  32.971.3

ISBN 978-5-9765-3734-7
© Трофимов Е.Г., 2017
© Издательство «ФЛИНТА», 2017

СОДЕРЖАНИЕ

ЛЕКЦИОННЫЙ КУРС «ВЫЧИСЛИТЕЛЬНЫЕ МАШИНЫ, СЕТИ» ....................................6
Раздел I. ВЫЧИСЛИТЕЛЬНЫЕ МАШИНЫ ..............................................................................6
Тема 1. Основные функциональные элементы ЭВМ, часть 1...................................................6

Дешифратор ...........................................................................................................................6
Шифратор...............................................................................................................................7

Тема 2. Основные функциональные элементы ЭВМ, часть 2.................................................15

Счетчики...............................................................................................................................15
Регистры ...............................................................................................................................16

Тема 3. Арифметико-логическое устройство ...........................................................................20
Тема 4. Устройство управления.................................................................................................24

Схемное устройство управления .......................................................................................24
Структурная схема микропрограммного устройства управления..................................27

Тема 5. Запоминающие устройства ...........................................................................................29

Классификация запоминающих устройств .......................................................................29

Тема 6. Режимы адресации и форматы команд 16-разрядного процессора ..........................32
Тема 7. Кодирование команд (часть 1)......................................................................................40
Тема 8. Кодирование команд переходов (часть 2) ...................................................................41
Тема 9. Оценка влияния структуры программы на время ее выполнения.............................48
Тема 10. Взаимодействие основных узлов и устройств персонального компьютера при 
автоматическом выполнении команды. Архитектура 32-разрядного микропроцессора.....50

Архитектура 32-разрядного микропроцессора.................................................................52

Тема 11. Конвейерная организация работы процессора..........................................................54

Оценка производительности идеального конвейера........................................................54
Конфликты в конвейере и способы минимизации их влияния на производительность 
процессора............................................................................................................................55

Тема 12. Организация работы мультипрограммных ЭВМ......................................................60

Основные характеристики мультипрограммного режима работы ЭВМ .......................60

Тема 13. Дисциплины распределения ресурсов мультипрограммной ЭВМ .........................65

Основные режимы работы мультипрограммной ЭВМ....................................................67

Тема 14. Система прерываний....................................................................................................70

Организация обработки прерываний в ЭВМ....................................................................70
Обработка прерываний в персональной ЭВМ..................................................................73

Тема 15. Система управления памятью.....................................................................................75

Организация распределения памяти в ЭВМ.....................................................................75

Тема 16. Система управления памятью в персональной ЭВМ ...............................................80
Тема 17. Защита памяти в мультипрограммных ЭВМ ............................................................84

Средства защиты памяти в персональной ЭВМ...............................................................86

Тема 18. Ввод-вывод информации.............................................................................................89
Раздел II. ВЫЧИСЛИТЕЛЬНЫЕ СЕТИ....................................................................................94
Тема 1. Определение локальных сетей и их топология...........................................................94

История компьютерной связи ............................................................................................94
Определение локальной сети .............................................................................................96
Топология локальных сетей ...............................................................................................99

Тема 2. Типы линий связи локальных сетей...........................................................................109

Кабели на основе витых пар.............................................................................................110
Коаксиальные кабели........................................................................................................114
Оптоволоконные кабели ...................................................................................................116
Бескабельные каналы связи..............................................................................................118

Тема 3. Подключение линий связи и коды передачи информации ......................................121

Согласование, экранирование и гальваническая развязка линий связи.......................121
Кодирование информации в локальных сетях................................................................125

Тема 4. Пакеты, протоколы и методы управления обменом.................................................134

Назначение пакетов и их структура.................................................................................134
Адресация пакетов.............................................................................................................139
Методы управления обменом...........................................................................................140

Тема 5. Модель OSI. Нижние уровни......................................................................................150

Эталонная модель OSI ......................................................................................................150
Аппаратура локальных сетей ...........................................................................................154

Тема 6. Модель OSI. Верхние уровни .....................................................................................160

Стандартные сетевые протоколы.....................................................................................160
Стандартные сетевые программные средства ................................................................166

Тема 7. Старейшие стандартные сети .....................................................................................172

Сети Ethernet и Fast Ethernet.............................................................................................173
Сеть Token-Ring.................................................................................................................176
Сеть Arcnet .........................................................................................................................184

Тема 8. Скоростные и беспроводные сети ..............................................................................188

Сеть FDDI...........................................................................................................................188
Сеть 100VG-AnyLAN........................................................................................................194
Сверхвысокоскоростные сети ..........................................................................................199
Беспроводные сети ............................................................................................................203

Тема 9. Защита информации в локальных сетях ....................................................................206

Классификация средств защиты информации................................................................207
Классические алгоритмы шифрования данных..............................................................209
Стандартные методы шифрования и криптографические системы .............................211
Программные средства защиты информации.................................................................213

Тема 10. Алгоритмы сети Ethernet/Fast Ethernet.....................................................................215

Метод управления обменом CSMA/CD ..........................................................................215
Использование помехоустойчивых кодов для обнаружения ошибок в сети...............220

Тема 11. Стандартные сегменты Ethernet................................................................................226

Аппаратура 10BASE5........................................................................................................226
Аппаратура 10BASE2........................................................................................................229
Аппаратура 10BASE-T......................................................................................................232
Аппаратура 10BASE-FL....................................................................................................235

Тема 12. Стандартные сегменты Fast Ethernet........................................................................239

Аппаратура 100BASE-TX.................................................................................................239
Аппаратура 100BASE-T4..................................................................................................241
Аппаратура 100BASE-FX .................................................................................................243
Автоматическое определение типа сети (Auto-Negotiation)..........................................244

Тема 13. Оборудование Ethernet и Fast Ethernet.....................................................................248

Адаптеры Ethernet и Fast Ethernet ....................................................................................248
Репитеры и концентраторы Ethernet и Fast Ethernet.......................................................252
Коммутаторы Ethernet и Fast Ethernet..............................................................................257
Мосты и маршрутизаторы Ethernet и Fast Ethernet ........................................................261

Тема 14. Выбор конфигурации сетей Ethernet и Fast Ethernet ..............................................268

Выбор конфигурации Ethernet..........................................................................................268
Выбор конфигурации Fast Ethernet..................................................................................271

Тема 15. Методика и начальные этапы проектирования сети ..............................................274

Исходные данные построения сети .................................................................................275
Выбор размера и структуры сети.....................................................................................276
Выбор оборудования.........................................................................................................279
Выбор программных средств ...........................................................................................283

Тема 16. Выбор локальной сети с учетом ее стоимости, проектирование кабельной 
системы, оптимизация и отладка сети.....................................................................................286

Выбор локальной сети с учетом ее стоимости ...............................................................286
Проектирование кабельной системы...............................................................................288

Тема 17. Формулы Шеннона и типы линий передачи, в которых используются модемы. 
Структура модема, методы модуляции, стандарты и программные средства для модемов.............297

Формулы Шеннона для непрерывного и дискретного каналов .................................... 297 
Типы линий передачи, в которых используются модемы (варианты решения 
проблемы "последней мили") ........................................................................................... 300 
Методы модуляции, используемые в высокоскоростных модемах ............................. 307 
Особенности стандартов V.34, V.90 и V.92 .................................................................... 311 
Классификация модемов ................................................................................................... 313 
Программные средства для модемов ............................................................................... 315 

Тема 18. Глобальные вычислительные сети. Сеть Internet .................................................... 317 
III. ПРАКТИЧЕСКИЕ ЗАНЯТИЯ ПО КУРСУ «ВЫЧИСЛИТЕЛЬНЫЕ МАШИНЫ, СЕТИ
И ТЕЛЕКОММУНИКАЦИИ» .................................................................................................. 341 

1. Построение ЗУ с заданной организацией ....................................................................... 341 
2. Кодирование линейных команд ....................................................................................... 345 
3. Кодирование команд переходов ....................................................................................... 351 
4. Оценка влияния структуры программы на время ее выполнения ................................ 357 
5. Взаимодействие основных узлов и устройств персонального компьютера при
автоматическом выполнении команды ............................................................................... 360 
6. Оценка производительности конвейера .......................................................................... 362 
7. Оценка конфигурации Ethernet, расчет временных характеристик выбранной
конфигурации сети. Расчет по модели 2 ............................................................................. 364 
8. Оценка максимального размера сети Ethernet. Расчет по модели 2 ............................. 367 
9. Выбор конфигурации Fast Ethernet. Правила модели 2 ................................................. 371 

IV. ВОПРОСЫ К ТЕСТАМ ПО КУРСУ «ВЫЧИСЛИТЕЛЬНЫЕ МАШИНЫ И СЕТИ» . 374
ОБЩИЕ МЕТОДИЧЕСКИЕ УКАЗАНИЯ К ТЕСТОВЫМ ЗАДАНИЯМ ........................... 374 

1. Вопосы к тесту по теме «Вычислительные машины» ................................................... 374 
2. Вопосы к тесту по теме «Вычислительные сети» .......................................................... 379 

ЛЕКЦИОННЫЙ КУРС «ВЫЧИСЛИТЕЛЬНЫЕ МАШИНЫ, СЕТИ»

Раздел I. ВЫЧИСЛИТЕЛЬНЫЕ МАШИНЫ

Тема 1. Основные функциональные элементы ЭВМ, часть 1

Рассмотрим некоторые схемы, составляющие основу элементной базы любого 
компьютера.

Дешифратор

Дешифратором называется комбинационная схема, имеющая n входов и 2n выходов и 
преобразующая двоичный код на своих входах в унитарный код на выходах. Унитарным
называется двоичный код, содержащий одну и только одну единицу, например, 00100000. 
Условно-графическое обозначение (УГО) дешифратора на три входа приведено на 
рис. 1.1.1.

Рис. 1.1.1. Условно-графическое обозначение трехвходового дешифратора 

Номер разряда, в котором устанавливается "1" на выходе дешифратора, определяется 
кодом на его входах. Ниже приведена таблица истинности трехвходового дешифратора
(таблица 1.1.1).
Таблица 1.1.1. 
Входы Выходы
2 1 0 0 1 2 3 4 5 6 7
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1
Реализация дешифратора в одноэлементном базисе "Штрих Шеффера" достаточно 
проста, так как таблица истинности для любого выхода имеет только одну единицу. На 
рис. 1.1.2 представлена схема формирования сигнала на одном из выходов дешифратора
(сигнал f5 на выходе 5):

Рис. 1.1.2. Схема формирования сигнала на выходе 5 трехвходового дешифратора 

Из представленной схемы видно, что фактически логику преобразования выполняет лишь 
элемент 2, в то время как элемент 1 служит для получения инверсии сигнала x1, а элемент 
3 преобразует полученное на элементе 2 инверсное значение функции в прямое. Многие 
элементы хранения, например,
триггерные схемы, позволяют получать сигнал в 

парафазном коде, то есть имеют два выхода, на одном из которых сигнал имеет прямое, а 
на другом — инверсное значение. Это позволяет избавиться от элемента 1 в схеме. Если 
предположить, что значения выходных сигналов имеют инверсный вид по отношению к 
представленному в табл. 1.1.1, то отпадает необходимость в элементе 3. В большинстве 
реальных интегральных микросхем реализованы именно дешифраторы с инверсными 
выходами. Обозначение такого дешифратора показано на рис. 1.1.3.

Рис. 1.1.3. Условно-графическое обозначение дешифратора с инверсными выходами 

На выходах такого дешифратора образуется унитарный код, содержащий один и только 
один ноль. Например, если входные сигналы имеют значение 1102=610, то выходы 
дешифратора, представленного на рис. 1.1.3, будут находиться в состоянии 10111111, то 
есть выход 6 будет иметь значение, отличное от остальных выходов. 
Дешифраторы широко применяются в различных устройствах компьютеров. Прежде 
всего, они используются для выбора ячейки запоминающего устройства, к которой 
производится обращение для записи или считывания информации. При этом часть 
разрядов адресного кода может дешифрироваться дешифраторами, выполненными в виде 
отдельных интегральных схем, а другая часть разрядов (обычно младшая) дешифрируется 
с помощью дешифраторов, встроенных непосредственно в БИС запоминающего 
устройства. Кроме того, дешифраторы находят применение в устройстве управления для 
определения выполняемой операции, построения распределителей импульсов и в других 
блоках.

Шифратор

Шифратор — схема, имеющая 2n входов и n выходов, функции которой во многом 
противоположны функции дешифратора (рис. 1.1.4). Эта комбинационная схема в 
соответствии с унитарным кодом на своих входах формирует позиционный код на выходе 
(таблица 1.1.2). 

Рис.1. 1.4. Условно-графическое обозначение шифратора на 4 входа 

Таблица 1.1.2. 
Входы
Выходы

3 2 1 0 1
0

0 0 0 1 0
0

0 0 1 х 0
1

0 1 x х 1
0

1 х x х 1
1

Триггер

Триггер — электронная схема, обладающая двумя устойчивыми состояниями. Переход из 
одного устойчивого состояния в другое происходит скачкообразно под воздействием 
управляющих сигналов. При этом также скачкообразно изменяется уровень напряжения 
на выходе триггера. 
Триггеры служат основой для построения регистров, счетчиков и других элементов, 
обладающих функцией хранения. 
Главной частью любого триггера
является запоминающая ячейка (ЗЯ). Схема 

запоминающей ячейки на элементах "И-НЕ" представлена на рис. 1.1.5.

Рис. 1.1.5. Запоминающая ячейка на элементах "И-НЕ" 

Входной сигнал S (Set) служит для установки ЗЯ в состояние "1" (Q=1, Q=0). Сигнал R
(Reset) устанавливает ЗЯ в состояние "0" (Q=0, Q=1). Активными значениями для них 
являются сигналы низкого уровня. 

Пусть на входы ЗЯ поданы сигналы: S=0, R=1. Тогда при любом исходном состоянии ЗЯ 
на выходе элемента 1 установится высокий уровень напряжения. Так как на входы 
элемента 2 поступают значения Q и R, то на его выходе будет сигнал низкого уровня. 
Таким образом, ЗЯ перейдет в состояние "1". 
Аналогично при S=1, R=0 запоминающая ячейка перейдет в состояние Q=0, Q=1, то есть 
в "0". 
Если S=1, R=1, то состояние ЗЯ будет определяться ее предыдущим состоянием. Если ЗЯ 
находилась в состоянии "1", то сигнал Q=0, поступая на вход элемента 1, подтвердит 
состояние его выхода Q=1. На входы элемента 2 поступят сигналы только высокого 
уровня. Поэтому его выход будет находиться в состоянии Q=0, то есть — не изменится. 
Если ЗЯ находилась в состоянии "0", то сигнал Q=0, поступая на вход элемента 2, 

подтвердит состояние его выхода Q=1. В свою очередь, выход элемента 1 также останется 
без изменения. Таким образом, эта комбинация входных сигналов соответствует режиму 
хранения. 
Если на входы S и R поданы сигналы низкого уровня (S = R = 0), то сигнал на выходах 
элементов 1 и 2 будет высоким (Q = Q = 1). При переводе ЗЯ в режим хранения (S = R = 
1), выходы элементов 1 и 2 могут установиться в произвольное состояние. Поэтому 
комбинация сигналов S = R = 0 на управляющих входах не используется. 
Работа триггерной схемы определяется не таблицей истинности, как для комбинационной 
логической схемы, а таблицей переходов. Таблица переходов показывает изменение 
состояния триггера при изменении состояния входных сигналов в зависимости от его 
текущего состояния. Таблица переходов запоминающей ячейки, показанной на рис. 1.1.5, 
представлена в табл. 1.1.3.

Таблица 1.1.3. 

S R Q(t+1) Функция

0 0 х
Запрещенная комбинация

0 1 1
Установка в "1"

1 0 0
Установка в "0"

1 1 Q(t)
Хранение

Аналогичная запоминающая ячейка может быть построена на элементах "ИЛИ-НЕ".
Такие запоминающие ячейки можно рассматривать как простейшие асинхронные 
триггеры, на базе которых строятся синхронные триггерные схемы. 
Триггеры можно классифицировать по различным признакам, например так, как это 
показано на рис. 1.1.6.

Рис. 1.1.6. Классификация триггерных схем 

Триггер называется синхронным, если его таблица переходов хотя бы по одному 
управляющему входу реализуется под воздействием синхронизирующего сигнала. 
Рассмотрим организацию синхронного одноступенчатого триггера (рис. 1.1.7).

Рис. 1.1.7. Обобщенная схема синхронного одноступенчатого триггера 

Основу синхронного одноступенчатого триггера составляет 
рассмотренная выше запоминающая ячейка (элементы 1, 2). 
Комбинационная схема преобразует управляющие сигналы триггера, а также, для 
некоторых типов триггеров, сигналы Q и Q с выходов ЗЯ в сигналы S и R на входах 
запоминающей ячейки. Синхросигнал C разрешает передачу на входы элементов 1 и 2
таких значений сигналов S и R, которые устанавливают ЗЯ в то или иное состояние. 
Неактивное значение синхросигнала обеспечивает на входах запоминающей ячейки 
состояние управляющих сигналов S = R = 1, что соответствует для нее режиму хранения. 
Схема синхронного одноступенчатого RS-триггера приведена на рис. 1.1.8. Его таблица 
переходов представлена в табл. 1.1.4.

Рис. 1.1.8. Синхронный одноступенчатый RS-триггер 

Таблица 1.1.4. 
R S Q(t+1) Функция
0 0 Q(t)
Хранение

0 1 1
Установка в "1"

1 0 0
Установка в "0"

1 1 х
Запрещенная комбинация

Еще раз подчеркнем, что данная таблица переходов будет реализовываться лишь при 
активном уровне синхросигнала C (для данной организации это C = 1). При C = 0 выходы 
элементов 3 и 4 (см. рис. 1.1.8) будут в состоянии "1", что соответствует режиму хранения 
запоминающей ячейки, реализованной на элементах 1 и 2. 
Таблицы переходов JK — и D — триггеров приведены в таблицах 1.1.5 и 1.1.6 
соответственно.

Таблица 1.1.5. 
J
K
Q(t+1)
Функция

0
0
Q(t)
Хранение

0
1
0
Установка в "0"

1
0
1
Установка в "1"

1
1
Q(t)
Инвертирование предыдущего состояния

Таблица 1.1.6. 
D
Q(t+1)
Функция

0
0
Установка в "0"

1
1
Установка в "1"

Представленный на рис. 1.1.8 триггер имеет статическую синхронизацию, при которой 
управляющие сигналы активизируют 
входы S и R запоминающей ячейки во время высокого уровня сигнала на входе 
синхронизации. Его условно-графическое обозначение приведено на рис. 1.1.9,а. Условнографические обозначения триггеров, использующих другие типы синхронизации, 
приведены на рис. 1.1.9, б, в, г (на примере RS-триггера). 
На рис. 1.1.9,б представлено УГО триггера со статической синхронизацией в случае, если 
активный уровень синхросигнала низкий. Условно-графические обозначения триггеров с 
динамической синхронизацией показаны на рис. 1.1.9, в и 1.1.9, г. В первом случае изменение 
состояния триггера под воздействием поступивших управляющих сигналов происходит только в 
момент переключения синхронизирующего сигнала с низкого уровня на высокий, а во втором —
при переключении с высокого на низкий уровень. При постоянном значении уровня 
синхросигнала состояние выхода триггера с динамической синхронизацией не меняется при 
любых изменениях управляющих сигналов на его входах.

Рис. 1.1.9. Условно-графические обозначения RS-триггера с различной синхронизацией: а
— статическая синхронизация; б — статическая инверсная синхронизация; в — динамическая 
синхронизация передним фронтом синхросигнала; г — динамическая синхронизация задним 
фронтом синхросигнала
Идеализированная (без учета задержек) временная диаграмма работы RS-триггеров с 
различными типами синхронизации приведена на рис. 1.1.10.

Рис. 1.1.10.
Временная диаграмма работы RS-триггера с различными типами 

синхронизации: Qа
—
статическая синхронизация; Qб
—
статическая инверсная 

синхронизация; Qв –динамическая синхронизация передним фронтом синхросигнала; Qг —
динамическая синхронизация задним фронтом синхросигнала 

Как 
отмечалось 
выше, 
синхронный 
триггер, 
помимо 
управляющих 
входов, 

воздействующих на его состояние при подаче сигнала синхронизации, может иметь 
входы, которые воздействуют на его состояние непосредственно. Обычно они 
используются для установки триггера в то или иное начальное состояние перед подачей 
последовательности синхросигналов. Схема синхронного RS-триггера с асинхронными 
входами установки в "0" и в "1" приведена на рис. 1.1.11, а его условно-графическое 
обозначение — на рис. 1.1.12.

Рис. 1.1.11. Синхронный одноступенчатый RS-триггер с асинхронными установочными входами 

Рис. 1.1.12.
Условно-графическое обозначение синхронного одноступенчатого RS
триггера с асинхронными установочными входами 

Сигналы, поступающие по асинхронным входам S и R, подаются непосредственно на 
входы запоминающей ячейки, образованной элементами 1 и 2, минуя цепь, управляемую 
синхросигналом (элементы 1 и 2), и вызывают переключение запоминающей ячейки 
согласно табл. 1.1.3. 
Триггеры некоторых типов используют значения выходного сигнала для формирования 
управляющих сигналов на входах запоминающей ячейки (см. рис. 1.1.7). Это может 
привести к непредсказуемой последовательности его переключений. При построении 
отдельных схем на основе триггеров, например, регистров сдвига, необходимо, чтобы 
значения выходных сигналов триггера не изменялись на то время, пока производится их 
запись и значения его выходных сигналов в другой триггер, но сам этот триггер должен 
воспринимать значения с выхода некоторой другой триггерной схемы. Эти, а также 
некоторые другие ситуации требуют особых подходов к организации триггера, основным 
из которых является создание двухступенчатых триггеров. 
Двухступенчатый RS-триггер (рис. 1.1.13 и рис. 1.1.14) строится на основе двух 
одноступенчатых триггеров с прямой статической синхронизацией. Информация в 
первую ступень триггера (элемент 1) заносится во время действия высокого уровня 
синхросигнала. После того как синхросигнал на входе принимает низкое значение, 
элемент 1 переходит в режим хранения, а значение высокого сигнала на выходе инвертора 
3 обеспечивает запись состояния триггера 1 в триггер 2. Идеализированная временная 
диаграмма работы двухступенчатого RS-триггера приведена на рис. 1.1.15.

Рис. 1.1.13. Схема двухступенчатого RS-триггера

Рис. 1.1.14. Условно-графическое обозначение двухступенчатого RS-триггера